mplementación en FPGA de un sistema totalmente digital de recuperación de reloj

Daniel Cárdenas, Germán Arévalo

Resumen


La recuperación de la señal de reloj y de datos CDR es un subsistema importante de cada dispositivo de comunicaciones dado que el receptor debe recuperar la información exacta del reloj del transmisor, misma que está usualmente codificada dentro de la trama de datos entrante. Se han desarrollado algunas técnicas analógicas para CDR basadas en la teoría de PLLs empleando un VCO externo. Sin embargo, en algunas ocasiones la conexión del núcleo digital (FPGA, DSP) con los componentes externos puede resultar complicada. De este modo, el núcleo digital es también utilizado para solventar la tarea de la recuperación de la señal de reloj mediante técnicas totalmente digitales, sin el uso de un VCO externo. El presente artículo describe un subsistema totalmente digital de recuperación de señal de reloj, implementado en un FPGA.

Palabras clave


Recuperación de la señal de reloj y datos CDR; FPGA; DSP; Sincronización; Recuperación del tiempo

Texto completo:

PDF

Referencias


Heinrich M., Moeneclaey M., Fechtel S. 1998. Digital Communications Receivers: synchronization, channel estimation and signal processing. Vol. 2. John Wiley & Sons.

Mengali U., D’ Andrea A. 1997. Synchronization Techniques for Digital Receivers. New York: Plenum Press.

Mueller K., Müller M. 1976. Timing Recovery in Digital Synchronous Data Receivers. IEEE Trans. Commun. May. COM-24: p. 516-531.

Oerder M., Meyr H. 1988. Digital Filter and Square Timing Recovery. IEEE Trans. Commun. May. COM-36: p. 605-612.

Gardner, F.M. 1986. A BPSK/QPSK timing-error detector for sampled receivers. IEEE Transactions on Communications. CM-34(5): p. 423.

Oerder M., Meyr H. 1987. Derivation of Gardner’s Timing Error Detector from the Maximum Likelihood Principle. IEEE Trans. Commun. June. COM-35: p. 684-685.

Gardner, F .M. 1993. Interpolation in digital modems. I. Fundamentals. IEEE Transactions on Communications. 41(3): p. 501.

Gardner, F. M. 2005. 3rd ed. Phaselock Techniques. New York: Wiley




DOI: http://dx.doi.org/10.17163/ings.n6.2011.03

Copyright (c) 2016 Universidad Politécnica Salesiana

Licencia de Creative Commons
Este obra está bajo una licencia de Creative Commons Reconocimiento-NoComercial-CompartirIgual 4.0 Internacional.

INDIZACIONES PRINCIPALES

   Resultado de imagen para logo redib logo

   

© 2017, Universidad Politécnica Salesiana del Ecuador